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[主观题]
Verilog的基本设计单元是模块。它是由两部分组成，一部分()，一部分描述()，即定义输入是如何影响输出的。
Verilog的基本设计单元是模块。它是由两部分组成，一部分（)，一部分描述（)，即定义输入是如何影响输出的。
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基本RS触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基本RS触发器的实验模式。通过电路仿真和硬件验证，进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示，其中RDN是异步置0输入端，低电平有效；SDN是异步置1输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。由图所示的电路可知，基本RS触发器的输出表达式为
不属于高中美术模块教学设计需明确的一项是（）。
A.明确模块教学目标与教学内容
B.明确单元教学目标和课时教学目标
C.明确各单元的教学内容和课时分配
D.明确模块教学的教学方法和策略
