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[单选题]

一个五位的二进制加法计数器,初始状态为00000,问经过201个输入脉冲后,此计数器的状态为______。

A.00111

B.00101

C.01000

D.01001

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第1题
一个十位二进制加法计数器,在0.002秒内选通,假定初始状态为0,若计数脉冲频率为250KHZ,在选通脉冲终止时,计数器的输入脉冲为()个,计数终止时,计数器的输出状态为()。

A.250个

B.500个

C.750个

D.0111110100

E.111110100

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第2题
一个4位的二进制加法计数器,由0010状态开始经过25个时钟脉冲后,此计数器的最高两位Q2Q3状态为01()
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第3题
集成计数器74LS161是()计数器。A.四位二进制加法B.四位二进制减法C.五位二进制加法D.三位二进制

集成计数器74LS161是()计数器。

A.四位二进制加法

B.四位二进制减法

C.五位二进制加法

D.三位二进制加法

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第4题
一个4位二进制加法计数器起始状态为1001,当最低位接收到一个脉冲时,触发器状态为()。

A.0110

B.0100

C.1101

D.1010

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第5题
一个六位二进制减法计数器,初始状态为000000,问经过196个输入脉冲后,此计数器的状态为______。

A.100111

B.000100

C.111100

D.111101

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第6题
试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时,计数器状态不变;XY=01时,为加
法计数;XY=10时,为减法计数;XY=11时,则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表),并画出用与非门和JK触发器实现这一控制的逻辑电路图。

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第7题
用PALl6R4设计一个4位二进制可控计数器.要求在控制信号M1M0=11时作加法计数;在M1M
0=10时为预置数状态(时钟信号到达时将输入数据D3、D2、D1、D0并行置人4个触发器中);M1M0=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);M1M0=00时为复位状态(时钟信号到达时所有的触发器同时被置1).此外,还应给出进位输出信号.PALI6R4的电路图见图P8.5.

用PALl6R4设计一个4位二进制可控计数器.要求在控制信号M1M0=11时作加法计数;在M1M0=

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第8题
一个8位二进制加法计数器,如果输入脉冲频率f=256kHz,此计数器最高位触发器输出脉冲频率为1kHz。()
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第9题
一个R-2R梯形网络D/A转换器如图8.4.1所示,图中计数器的初始状态Q2Q1Q=000,输出端高电平为8 V,低

一个R-2R梯形网络D/A转换器如图8.4.1所示,图中计数器的初始状态Q2Q1Q=000,输出端高电平为8 V,低电平为0 V,计数器状态表如表8.4.1所示。将计数器各状态下D/A转换器的输出电压vO值填入表8.4.1中;并画出与CP对应的输出vO波形。

一个R-2R梯形网络D/A转换器如图8.4.1所示,图中计数器的初始状态Q2Q1Q=000,输出端高

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第10题
图5.28(a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,74138输出低电平
图5.28(a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,74138输出低电平

有效,使能端处于有效状态.

(1)74160构成多少进制计数器.

(2)假定74160初始状态Q3Q2Q1Q0=0000,试对应图5.28(b)的CP脉冲图画出Q3、Q2、Q1、Q0和Y的输出波形.

图5.28(a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,7413

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