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[主观题]
将电平触发SR触发器的Q与R、Q'与S相连，如图5.6.1所示，试画出在CLK信号作用下Q和Q'端的电压波形，已知
CLK信号的宽度tw=4tpd，tpd为门电路的平均传输延迟时间，假定tpd≈tpHL≈tpLH。设触发器的初始状态为Q=0。
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4(b)所示。设触发器的初始状态为Q=0。
图P5.6(b)所示。设触发器的初始状态为Q=0。
5.5(b)所示。设触发器的初始状态为Q=0。
A.对于低电平有效的TTL型主从触发器，具有约束条件RS=1
B.RS触发器都可以用来组成移位寄存器
C.将D触发器的端与D端连接就可构成T'触发器
D.将主从RS触发器端与其中一个s端连接，Q端与其中一个R端连接，把其余的s端改为J，R端改为K就构成了主从JK触发器
E.RS触发器当R=1时就构成D锁存器
与-i[？]相拼合的声母是()。
A．j、q、x
B．z、c、s
C．zh、ch、sh、r
D．d、t、n、l
