设计如图所示的伪码检验电路，D，C，B，A是电路的输入端，它们的权值依次为8，4，2，1。当输入信号为8421码的伪码（非

设计如图所示的伪码检验电路，D，C，B，A是电路的输入端，它们的权值依次为8，4，2，1。当输入信号为8421码的伪码(非法码)时，要求输出F=1，否则F=0，用Verilog HDL完成电路的设计。