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用VHDL描述下列器件的功能： (1)4选1数据选择器； (2)2线-4线译码器； (3)时钟R-S触发器； (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器； (5)主从J-K触发器； (6)集成计数器74163； (7)集成移位寄存器74194。
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用VHDL语言描述带同步置位/复位端的D触发器(如图3-5所示，真值表如表3-3所示)的逻辑功能。
| 表3-3 带同步置位/复位端的D触发器的真值表 | |||||
| S | R | D | CLK | Q | Q' |
| 0 1 1 1 1 | 1 0 1 1 1 | × × × 0 1 | 上升沿 上升沿 0 上升沿 上升沿 | 1 0 保持 0 1 | 0 1 保持 1 0 |
A.if c1k' event and c1k = '1' then
B.if fal1ing-edge (c1k) then
C.if c1k' event and c1k = '0' then
D.if c1k' stable and not c1k = '1' then
