用3线—8线译码器设计一个既能做一位二进制数的令加运算,又能做一位二进制数的伞减运算的电路。
要求:(1)根据题意要求,写真值表。
(2)写出电路输出函数的最简与或表达式。
(3)画出用3线—8线译码器74LS138芯片实现的电路。
设计一个组合逻辑电路,当M=1时,两个2位二进制数A=A1A0和B=B180实现全加;当M=0时,两个二进制数实现全减。要求用两片3线-8线译码器74HC138实现,必要时可用门电路。
用VHDL描述下列器件的功能: (1)4选1数据选择器; (2)2线-4线译码器; (3)时钟R-S触发器; (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器; (5)主从J-K触发器; (6)集成计数器74163; (7)集成移位寄存器74194。
A、真值表:
B、真值表:
C、逻辑函数表达式:
D、利用与非门设计实现:
E、利用3线-8线译码器芯片74138及基本逻辑门设计实现: