CPU的结构如图5.1所示,其中AC为累加器,AR为主存地址寄存器,DR为主存数据寄存器,DR(OP)为DR的操作
CPU的结构如图5.1所示,其中AC为累加器,AR为主存地址寄存器,DR为主存数据寄存器,DR(OP)为DR的操作码字段,DR(ADR)为DR的地址码字段,IR为指令寄存器,Pc为程序计数器。M为主存储器。表5.1列出CPU控制信号,表5.2列出指令组助记符及其功能,并给出每条指令的操作码。
试设计:(1)满足所给条件的微指令格式(直接控制法)。 (2)设计表5?2中6条指令的微程序流程图,标明每条微指令在控制存储器中的地址。