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[主观题]
用D或JK触发器设计一套同步时序电路，已知X=0时，电路以六进制方式计数，当X=1时，电路以七进制方式
计数，并在计到101(X=0)或110(X=1)时，有进位输出Z=1。
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用触发器实现同步时序电路。 (1)用J-K触发器设计一个模为8的格雷码同步计数器。 (2)用D触发器设计上述题目。 (3)几点说明。
设计一个同步时序电路，若输入连续四值为1101时，输出为1，否则输出为0，要求： (1)用D触发器和门电路实现设计。 (2)用VHDL语言实现设计。
同步计数器设计
用JK下降沿触发器构成能够自启动的五进制同步计数器，已知状态转移过程的编码为：110→011→100→001→101→110，写出该触发器的状态方程、激励方程，画出该计数器的状态转移图和逻辑图(触发器输入可提供多输入相与功能，若需要外接逻辑门，使用与非门)。
