题目内容
（请给出正确答案）
择。说明设计过程，画出逻辑图。
以上设计可以使用外加的逻辑门。
下表是十进制中规模计数器的功能表。
| RESET | bar{LOAD} | CLK | QDQCQBQA |
| 1 | 1 | φ | 复位全0状态 |
| φ | 0 | ↑ | 预置 |
| φ | 1 | ↑ | 加计数 |
计数器还有进位输出F端，当加计数剑1001状态时产生进位负脉冲输出。
计数器的逻辑符号如图所示。
如果结果不匹配，请 联系老师 获取答案
更多“用十进制数中规模计数器设计一个可控计数器，当控制信号X=0时…”相关的问题
试用集成中规模异步二-五-十进制计数器CT74LS290设计一个输出为对称方波的十进制计数器。
中规模时序电路分析设计
74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000～1001，74LS192是采用双时钟方式的可逆计数器。
是进位输出，加法计数进入状态1001后产生一个周期宽度的负脉冲输出。借位输出是
，减法计数进入状态0000后产生一个周期宽度的负脉冲输出。如图为74LS192构成的计数器，74LS1l92功能表如表所示。解答如下问题：
| 74LS192的逻辑功能表 | |||||||||||
| CKUP | CKDW | bar{LOAD} | CLR | D | C | B | A | QD | QC | QB | QA |
| varphi | varphi | varphi | 1 | varphi | varphi | varphi | varphi | 0 | 0 | 0 | 0 |
| varphi | varphi | 0 | 0 | d | c | b | a | d | c | b | a |
| ↑ | 1 | 1 | 0 | varphi | varphi | varphi | varphi | 加计数 | |||
| 1 | ↑ | 1 | 0 | varphi | varphi | varphi | varphi | 减计数 | |||
| 1 | 1 | 1 | 0 | varphi | varphi | varphi | varphi | 保持原状态 |
