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[主观题]
设计一个同步时序逻辑电路，当输入信号X=0时，按二进制规律递增计数：当输入信号X=1时，按循环码计数，其状态转
换图如图(a)所示。要求用两个如图(b)所示的JK触发器及若干与或非门实现，且电路最简。
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设计一个同步时序逻辑电路，给出设计过程，它有两个输入X1、X2和一个输出Z，当X1、X2连续两次以上一致时输出为1，甭则输出为0。
由D触发器和逻辑门构成的时序逻辑电路如图21-65所示，X，Y为输入端，CP为控制脉冲输入端，Q为输出端，
(1)写出D的逻辑式。
(2)当输入端子保持在X=Y=0时，在图中画出输出端Q的波形图。
