四位二进制加法计数器进位信号产生在状态变为状态时，而十进制减法计数器借位信号则是在__

状态变为______状态时产生。

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第1题

集成计数器74LS161是（)计数器。A.四位二进制加法B.四位二进制减法C.五位二进制加法D.三位二进制

集成计数器74LS161是()计数器。

A.四位二进制加法

B.四位二进制减法

C.五位二进制加法

D.三位二进制加法

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第2题

用PALl6R4设计一个4位二进制可控计数器.要求在控制信号M₁M₀=11时作加法计数;在M₁M

₀=10时为预置数状态(时钟信号到达时将输入数据D₃、D₂、D₁、D₀并行置人4个触发器中);M₁M₀=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同时被置1).此外,还应给出进位输出信号.PALI6R4的电路图见图P8.5.

用PALl6R4设计一个4位二进制可控计数器.要求在控制信号M1M0=11时作加法计数;在M1M0=

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第3题

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求： CP bar{CR} bar{LD} CTP

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求：

CP	bar{CR}bar{LD}	CT_PCT_T	D₀D₁D₂D₃	Q₀ⁿ⁺¹Q₁ⁿ⁺¹Q₂ⁿ⁺¹Q₃ⁿ⁺¹
×	0 ×	× ×	× × × ×	0 0 0 0
↑	1 0	× ×	d₀d₁d₂d₃	d₀d₁d₂d₃
×	1 1	0 ×	× × × ×	保持
×	1 1	× 0	× × × ×	保持
↑	1 1	1 1	× × × ×	4位二进制加法计数器进位输出：CO=CT_TQ₃Q₂Q₁Q₀

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第4题

中规模集成同步4位二进制加法计数器74LS161的功能表如附表所示，要求：将两片74LS161用预置数法构成从0开始的

81进制计数器，画出电路接线图。

CP	bar{CR}bar{LD}	CT_PCT_T	D₀D₁D₂D₃	Q₀ⁿ⁺¹	Q₁ⁿ⁺¹	Q₂ⁿ⁺¹	Q₃ⁿ⁺¹
×	0 ×	× ×	× × × ×	0	0	0	0
↑	1 0	× ×	d₀d₁d₂d₃	d₀	d₁	d₂	d₃
×	1 1	0 ×	× × × ×	保持
×	1 1	× 0	× × × ×	保持
↑	1 1	1 1	× × × ×	4位二进制加法计数器进位输出：CO=CT_TQ₃Q₂Q₁Q₀

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第5题

图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级联方式

及总体反馈归零法设计成一个23进制计数器,要求写出设计过程并画出连接图.

图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级

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第6题

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.(根据二-十进制数的加法运算规则,当两数之和小于、等于9(1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9(即等于1010~111)时,则应在按二进制数相加的结果上加6(0110),这样就以给出进位信号,同时得到一个小于9的和.)

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.（根据二-十进制数的加法运算规则,当两数之和小于、等于9（1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9（即等于1010~111)时,则应在按二进制数相加的结果上加6（0110),这样就以给出进位信号,同时得到一个小于9的和.)

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第7题

用D触发器设计一个同步加法计数器，M为进位控制端，当M=1时为三进制计数器，当M=0时为四进制计数器，C为进位输

出端。

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第8题

图6－18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位（二进制数)，

图6-18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位(二进制数)，时钟频率为1 MHz，求阶梯波的重复周期，试画出加法计数和减法计数时DAC的输出波形(控制信号S=0，加计数；S=1，减计数)。

图6－18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位（二进制数