如果结果不匹配，请 
更多“用VHDL语言设计带有异步置位和复位端的负边沿触发器T触发器…”相关的问题
用VHDL语言描述带同步置位/复位端的D触发器(如图3-5所示，真值表如表3-3所示)的逻辑功能。
| 表3-3 带同步置位/复位端的D触发器的真值表 | |||||
| S | R | D | CLK | Q | Q' |
| 0 1 1 1 1 | 1 0 1 1 1 | × × × 0 1 | 上升沿 上升沿 0 上升沿 上升沿 | 1 0 保持 0 1 | 0 1 保持 1 0 |
用GAL16V8设计一个3-8线译码器，该译码器带有一个低电平有效和一个高电平有效的使能端。试写出相应的VHDL语言程序。
边沿JK触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。
设计原理
边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。
用VHDL描述下列器件的功能： (1)4选1数据选择器； (2)2线-4线译码器； (3)时钟R-S触发器； (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器； (5)主从J-K触发器； (6)集成计数器74163； (7)集成移位寄存器74194。
A.SD=1、RD=0、CP上升沿
B.SD=1、RD=0、与CP无关
C.SD=0、RD=1、与CP无关
D.SD=0、RD=1、CP上升沿
A.每个CP的上升沿Q发生翻转，输出信号频率为CP的二分频
B.每个CP的上升沿Q发生翻转，输出信号频率与CP频率相同
C.每个CP的下降沿Q发生翻转，输出信号频率与CP频率相同
D.每个CP的下降沿Q发生翻转，输出信号频率为CP的二分频
画出触发器输出端Q对应的电压波形。
基本RS触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基本RS触发器的实验模式。通过电路仿真和硬件验证，进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示，其中RDN是异步置0输入端，低电平有效；SDN是异步置1输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。由图所示的电路可知，基本RS触发器的输出表达式为
设计一个25进制计数器。 (1)用MSI计数器74160和门电路设计。 (2)用VHDL语言设计。
