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（请给出正确答案）
基本RS触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基本RS触发器的实验模式。通过电路仿真和硬件验证，进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示，其中RDN是异步置0输入端，低电平有效；SDN是异步置1输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。由图所示的电路可知，基本RS触发器的输出表达式为
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边沿JK触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。
设计原理
边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。
试设计一个三人抢答逻辑电路，要求：
(1)每位参赛者有一个按钮，按下就发出抢答信号。
(2)主持人另有一个按钮，按下电路复位。
(3)先按下按钮者将相应的一个发光二极管点亮，此后他人再按下各自的按钮，电路不起作用。
(建议：可用由两片74LS00组成的三个基本RS触发器和由两片74LS20组成的三个与非门来实现)
数控分频器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计数控分频器电路，建立数控分频器的实验模式。通过电路仿真和硬件验证，进一步了解数控分频器的功能和特性。
设计原理
数控分频器的元件符号如图所示，CLK是时钟输入端，D[7..0]是数据输入端，FOUT是数控频率输出端，COUT是进位(溢出)输出端。数控分频器的输出频率受到数据D[7..0]的控制，当D[7..0]数据值越大，输出频率越高。
串行口的应用：下图是串行口转换为并行口的电路图。
用串行口模式0的工作方式，设计一个用串行口扩展的输出口，用于驱动一个数码管，在数码管上显示0～9的数字，要求0.5秒变化一次。根据原理图写出相应的应用程序。
程序：
#include ＜reg51.h＞
typedef unsigned char byte
byte i;
byte dis_code[10]={0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x98}
main()
{
unsigned int j;
