题目内容
(请给出正确答案)
[主观题]
用三个下降沿JK触发器及必要的与门设计一个步五进制计数器,其编码如下表所示,然后利用该计数器及3位二进制
译码器组成一个周期序列信号发生器,每个周期的序列信号为01101,画出电路图,写出必要的过程。
Q2 | Q1 | Q0 |
0 | 0 | 0 |
0 | 0 | 1 |
1 | 0 | 0 |
1 | 0 | 1 |
1 | 1 | 1 |
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译码器组成一个周期序列信号发生器,每个周期的序列信号为01101,画出电路图,写出必要的过程。
Q2 | Q1 | Q0 |
0 | 0 | 0 |
0 | 0 | 1 |
1 | 0 | 0 |
1 | 0 | 1 |
1 | 1 | 1 |
同步计数器设计
用JK下降沿触发器构成能够自启动的五进制同步计数器,已知状态转移过程的编码为:110→011→100→001→101→110,写出该触发器的状态方程、激励方程,画出该计数器的状态转移图和逻辑图(触发器输入可提供多输入相与功能,若需要外接逻辑门,使用与非门)。
边沿JK触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路,建立边沿JK触发器的实验模式。通过电路仿真和硬件验证,进一步了解边沿JK触发器的功能和特性。
设计原理
边沿JK触发器的元件符号如图所示,CLK是时钟输入端,下降沿有效;J1、J2和J3是3个具有与关系的J输入端,K1、K2和K3是3个具有与关系的K输入端;PRN是异步置1(置位)输入端,低电平有效,CLRN是异步置0(复位)输入端,低电平有效;Q是触发器的输出端,QN是反相输出端。