题目内容
(请给出正确答案)
[主观题]
设计如图所示的伪码检验电路,D,C,B,A是电路的输入端,它们的权值依次为8,4,2,1。当输入信号为8421码的伪码(非
设计如图所示的伪码检验电路,D,C,B,A是电路的输入端,它们的权值依次为8,4,2,1。当输入信号为8421码的伪码(非法码)时,要求输出F=1,否则F=0,用Verilog HDL完成电路的设计。
查看答案
如果结果不匹配,请 联系老师 获取答案
设计如图所示的伪码检验电路,D,C,B,A是电路的输入端,它们的权值依次为8,4,2,1。当输入信号为8421码的伪码(非法码)时,要求输出F=1,否则F=0,用Verilog HDL完成电路的设计。
试用双4选1数据选择器74153和少量门设计一个有4个输入X3、X2、X1、X0和2个输出Y1、Y0的逻辑电路.电路输入为余3BCD码,输出为用2位二进制数表示的输入码中“1”的个数,例如,当输入X3X2X1X0=1010时,输出Y1Y0=10.当非余3码(伪码)输入时,要求输出Y1Y0=00.要求写出设计过程,画出电路图(规定X3、X2分别和数据选揮器地址码的高、低位相连接,74153的逻辑符号和功能表分别如图10.43和表10.6所示).