边沿JK触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路,建立边沿JK触发器的实验模式。通过电路仿真和硬件验证,进一步了解边沿JK触发器的功能和特性。
设计原理
边沿JK触发器的元件符号如图所示,CLK是时钟输入端,下降沿有效;J1、J2和J3是3个具有与关系的J输入端,K1、K2和K3是3个具有与关系的K输入端;PRN是异步置1(置位)输入端,低电平有效,CLRN是异步置0(复位)输入端,低电平有效;Q是触发器的输出端,QN是反相输出端。
基本RS触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路,建立基本RS触发器的实验模式。通过电路仿真和硬件验证,进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示,其中RDN是异步置0输入端,低电平有效;SDN是异步置1输入端,低电平有效;Q是触发器的输出端,QN是反相输出端。由图所示的电路可知,基本RS触发器的输出表达式为
(2.2.1)
数控分频器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计数控分频器电路,建立数控分频器的实验模式。通过电路仿真和硬件验证,进一步了解数控分频器的功能和特性。
设计原理
数控分频器的元件符号如图所示,CLK是时钟输入端,D[7..0]是数据输入端,FOUT是数控频率输出端,COUT是进位(溢出)输出端。数控分频器的输出频率受到数据D[7..0]的控制,当D[7..0]数据值越大,输出频率越高。
设计如图所示的伪码检验电路,D,C,B,A是电路的输入端,它们的权值依次为8,4,2,1。当输入信号为8421码的伪码(非法码)时,要求输出F=1,否则F=0,用Verilog HDL完成电路的设计。