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第2题
用3线—8线译码器设计一个既能做一位二进制数的令加运算，又能做一位二进制数的伞减运算的电路。 要求：（1)根
用3线—8线译码器设计一个既能做一位二进制数的令加运算，又能做一位二进制数的伞减运算的电路。
要求：(1)根据题意要求，写真值表。
(2)写出电路输出函数的最简与或表达式。
(3)画出用3线—8线译码器74LS138芯片实现的电路。
第3题
用3线－8线译码器74HC138和门电路设计1位二进制全减器电路。输入为被减数、减数和来自低位的借位；输出为两数之
用3线-8线译码器74HC138和门电路设计1位二进制全减器电路。输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号。
第4题
试分别用下列方法设计全加器。 （1) 用与非门； （2) 用或非门； （3) 用双4选1数据选择器74LS153； （4) 用3线
试分别用下列方法设计全加器。
(1) 用与非门；
(2) 用或非门；
(3) 用双4选1数据选择器74LS153；
(4) 用3线-8线译码器74LS138和与非门。
第6题
用VHDL描述下列器件的功能： （1)4选1数据选择器； （2)2线-4线译码器； （3)时钟R-S触
用VHDL描述下列器件的功能： (1)4选1数据选择器； (2)2线-4线译码器； (3)时钟R-S触发器； (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器； (5)主从J-K触发器； (6)集成计数器74163； (7)集成移位寄存器74194。
第7题
设计一个组合逻辑电路，当M=1时，两个2位二进制数A=A1A0和B=B180实现全加；当M=0时，两个二进制数实现全减。要求
设计一个组合逻辑电路，当M=1时，两个2位二进制数A=A1A0和B=B180实现全加；当M=0时，两个二进制数实现全减。要求用两片3线-8线译码器74HC138实现，必要时可用门电路。
第11题
试用3线－8线译码器74HC138和必要的门电路，设计具有控制端K的一位全减运算电路。当K=1时，全减运算被禁止；当K=
试用3线-8线译码器74HC138和必要的门电路，设计具有控制端K的一位全减运算电路。当K=1时，全减运算被禁止；当K=0时，做全减运算。
