题目内容
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[主观题]
用Verilog HDL设计一个十进制数判别器,要求当输入的8421BCD码表示的十进制数之值X≥5时,输出F=1,否则为0。
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数控分频器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计数控分频器电路,建立数控分频器的实验模式。通过电路仿真和硬件验证,进一步了解数控分频器的功能和特性。
设计原理
数控分频器的元件符号如图所示,CLK是时钟输入端,D[7..0]是数据输入端,FOUT是数控频率输出端,COUT是进位(溢出)输出端。数控分频器的输出频率受到数据D[7..0]的控制,当D[7..0]数据值越大,输出频率越高。
基本RS触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路,建立基本RS触发器的实验模式。通过电路仿真和硬件验证,进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示,其中RDN是异步置0输入端,低电平有效;SDN是异步置1输入端,低电平有效;Q是触发器的输出端,QN是反相输出端。由图所示的电路可知,基本RS触发器的输出表达式为
(2.2.1)