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边沿JK触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。
设计原理
边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计;
B.原理图输入设计方法一般是一种自底向上的设计方法;
C.原理图输入设计方法无法对电路进行功能描述;
D.原理图输入设计方法也可进行层次化设计。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计;
B原理图输入设计方法一般是 -种自底向上的设计方法;
C.原理图输入设计方法无法对电路进行功能描述;
D.原理图输入设计方法也可进行层次化设计。
基本RS触发器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基本RS触发器的实验模式。通过电路仿真和硬件验证，进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示，其中RDN是异步置0输入端，低电平有效；SDN是异步置1输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。由图所示的电路可知，基本RS触发器的输出表达式为
数控分频器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计数控分频器电路，建立数控分频器的实验模式。通过电路仿真和硬件验证，进一步了解数控分频器的功能和特性。
设计原理
数控分频器的元件符号如图所示，CLK是时钟输入端，D[7..0]是数据输入端，FOUT是数控频率输出端，COUT是进位(溢出)输出端。数控分频器的输出频率受到数据D[7..0]的控制，当D[7..0]数据值越大，输出频率越高。
A.深化设计是指在业主或设计顾问提供的条件图或原理图的基础上，结合施工现场实际情况，对图纸进行细化补充和完善
B.专业性深化设计应该在建设单位提供的综合性BIM模型上进行
C.综合性深化设计指的是对各专业设计初步成果进行集成、协调、修订与校核，并形成综合平面图、综合管线图
D.管线综合深化设计是指将施工图设计阶段完成的机电管线进一步综合排布，根据管线的不同的性质、不同功能和不同的施工要求，结合建筑装修的要求，进行统筹的管线位置排布
A.IIS
B.Dreamweaver
C.MicrosoftWord
D.记事本
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